xiiregexbuilder

 1`timescale 1ns / 1ps
 2
 3module top (
 4    input  wire       clk,
 5    input  wire       en,
 6    input  wire       rst,
 7    input  wire       start,
 8    input  wire       end_of_str,
 9    input  wire [7:0] char_in,
10    output wire [6:0] match_bus,
11    output wire [6:0] active_bus
12);
13
14    nfa_0 inst_0 (
15        .clk(clk), .en(en), .rst(rst), .start(start), .end_of_str(end_of_str), .char_in(char_in), .match(match_bus[0]), .active(active_bus[0])
16    );
17
18    nfa_1 inst_1 (
19        .clk(clk), .en(en), .rst(rst), .start(start), .end_of_str(end_of_str), .char_in(char_in), .match(match_bus[1]), .active(active_bus[1])
20    );
21
22    nfa_2 inst_2 (
23        .clk(clk), .en(en), .rst(rst), .start(start), .end_of_str(end_of_str), .char_in(char_in), .match(match_bus[2]), .active(active_bus[2])
24    );
25
26    nfa_3 inst_3 (
27        .clk(clk), .en(en), .rst(rst), .start(start), .end_of_str(end_of_str), .char_in(char_in), .match(match_bus[3]), .active(active_bus[3])
28    );
29
30    nfa_4 inst_4 (
31        .clk(clk), .en(en), .rst(rst), .start(start), .end_of_str(end_of_str), .char_in(char_in), .match(match_bus[4]), .active(active_bus[4])
32    );
33
34    nfa_5 inst_5 (
35        .clk(clk), .en(en), .rst(rst), .start(start), .end_of_str(end_of_str), .char_in(char_in), .match(match_bus[5]), .active(active_bus[5])
36    );
37
38    nfa_6 inst_6 (
39        .clk(clk), .en(en), .rst(rst), .start(start), .end_of_str(end_of_str), .char_in(char_in), .match(match_bus[6]), .active(active_bus[6])
40    );
41
42endmodule